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        首頁 > 學位首頁  > 12.5Gb/s SerDes CDR中頻率鎖定環路的設計
        12.5Gb/s SerDes CDR中頻率鎖定環路的設計
        摘要: 最近的研究表明,為了滿足傳輸高速數據的需求,串行通信系統的帶寬平均每兩年增長為原來的2到3倍。作為SerDes系統中的關鍵模塊,時鐘數據恢復電路(Clockand Data Recovery,CDR)直接限制了數據傳輸速率的提高。因此,實現高速的CDR電路在過去一直是人們追求的目標,并且將繼續持續下去。而對于基于鎖相環(Phase-Locked Loop,P...   查看全部>>

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